1、英特爾:英特爾是半導(dǎo)體行業(yè)和計算創(chuàng)新領(lǐng)域的全球領(lǐng)先廠商。
2.高通:是全球領(lǐng)先的無線科技創(chuàng)新者,變革了世界連接、計算和溝通的方式。
3.英偉達(dá)
4.聯(lián)發(fā)科技
5.海思:海思是全球領(lǐng)先的Fabless半導(dǎo)體與器件設(shè)計公司。
6.博通:博通是全球領(lǐng)先的有線和無線通信半導(dǎo)體公司。
7.AMD
8.TI德州儀器
9.ST意法半導(dǎo)體:意法半導(dǎo)體是世界最大的半導(dǎo)體公司之一。
10.NXP:打造安全自動駕駛汽車的明確、精簡的方式。
Cadence 芯片設(shè)計軟件是一款集成電路設(shè)計軟件。Cadence的軟件芯片設(shè)計包括設(shè)計電路集成和全面定制,包括屬性:輸入原理,造型(的Verilog-AMS),電路仿真,自定義模板,審查和批準(zhǔn)了物理提取和解讀(注)背景。
它主要就是用于幫助設(shè)計師更加快捷的設(shè)計出集成電路的方案,通過仿真模擬分析得出結(jié)果,將最好的電路運用于實際。這樣做的好處就是避免后期使用的時候出現(xiàn)什么問題,確定工作能夠高效的進行。
仿生芯片是依據(jù)仿生學(xué)原理:
模仿生物結(jié)構(gòu)、運動特性等設(shè)計的機電系統(tǒng),已逐漸在反恐防爆、太空探索、搶險救災(zāi)等不適合由人來承擔(dān)任務(wù)的環(huán)境中凸顯出良好的應(yīng)用前景。
根據(jù)仿生學(xué)的主要研究方法,需要先研究生物原型,將生物原型的特征點進行提取和數(shù)學(xué)分析,獲取運動數(shù)據(jù),建立運動學(xué)和動力學(xué)計算模型,最后完成機器人的機械結(jié)構(gòu)與控制系統(tǒng)設(shè)計。
芯片設(shè)計分為前端設(shè)計和后端設(shè)計,前端設(shè)計(也稱邏輯設(shè)計)和后端設(shè)計(也稱物理設(shè)計)并沒有統(tǒng)一嚴(yán)格的界限,涉及到與工藝有關(guān)的設(shè)計就是后端設(shè)計。
前端設(shè)計全流程:
1. 規(guī)格制定
芯片規(guī)格,也就像功能列表一樣,是客戶向芯片設(shè)計公司(稱為Fabless,無晶圓設(shè)計公司)提出的設(shè)計要求,包括芯片需要達(dá)到的具體功能和性能方面的要求。
2. 詳細(xì)設(shè)計
Fabless根據(jù)客戶提出的規(guī)格要求,拿出設(shè)計解決方案和具體實現(xiàn)架構(gòu),劃分模塊功能。
3. HDL編碼
使用硬件描述語言(VHDL,Verilog HDL,業(yè)界公司一般都是使用后者)將模塊功能以代碼來描述實現(xiàn),也就是將實際的硬件電路功能通過HDL語言描述出來,形成RTL(寄存器傳輸級)代碼。
4. 仿真驗證
仿真驗證就是檢驗編碼設(shè)計的正確性,檢驗的標(biāo)準(zhǔn)就是第一步制定的規(guī)格。看設(shè)計是否精確地滿足了規(guī)格中的所有要求。規(guī)格是設(shè)計正確與否的黃金標(biāo)準(zhǔn),一切違反,不符合規(guī)格要求的,就需要重新修改設(shè)計和編碼。 設(shè)計和仿真驗證是反復(fù)迭代的過程,直到驗證結(jié)果顯示完全符合規(guī)格標(biāo)準(zhǔn)。
仿真驗證工具Synopsys的VCS,還有Cadence的NC-Verilog。
5. 邏輯綜合――Design Compiler
仿真驗證通過,進行邏輯綜合。邏輯綜合的結(jié)果就是把設(shè)計實現(xiàn)的HDL代碼翻譯成門級網(wǎng)表netlist。綜合需要設(shè)定約束條件,就是你希望綜合出來的電路在面積,時序等目標(biāo)參數(shù)上達(dá)到的標(biāo)準(zhǔn)。邏輯綜合需要基于特定的綜合庫,不同的庫中,門電路基本標(biāo)準(zhǔn)單元(standard cell)的面積,時序參數(shù)是不一樣的。所以,選用的綜合庫不一樣,綜合出來的電路在時序,面積上是有差異的。一般來說,綜合完成后需要再次做仿真驗證(這個也稱為后仿真,之前的稱為前仿真)。
邏輯綜合工具Synopsys的Design Compiler。
6. STA
Static Timing Analysis(STA),靜態(tài)時序分析,這也屬于驗證范疇,它主要是在時序上對電路進行驗證,檢查電路是否存在建立時間(setup time)和保持時間(hold time)的違例(violation)。這個是數(shù)字電路基礎(chǔ)知識,一個寄存器出現(xiàn)這兩個時序違例時,是沒有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的,所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會出現(xiàn)問題。
STA工具有Synopsys的Prime Time。
7. 形式驗證
這也是驗證范疇,它是從功能上(STA是時序上)對綜合后的網(wǎng)表進行驗證。常用的就是等價性檢查方法,以功能驗證后的HDL設(shè)計為參考,對比綜合后的網(wǎng)表功能,他們是否在功能上存在等價性。這樣做是為了保證在邏輯綜合過程中沒有改變原先HDL描述的電路功能。
形式驗證工具有Synopsys的Formality
后端設(shè)計流程:
1. DFT
Design For Test,可測性設(shè)計。芯片內(nèi)部往往都自帶測試電路,DFT的目的就是在設(shè)計的時候就考慮將來的測試。DFT的常見方法就是,在設(shè)計中插入掃描鏈,將非掃描單元(如寄存器)變?yōu)閽呙鑶卧jP(guān)于DFT,有些書上有詳細(xì)介紹,對照圖片就好理解一點。
DFT工具Synopsys的DFT Compiler
2. 布局規(guī)劃(FloorPlan)
布局規(guī)劃就是放置芯片的宏單元模塊,在總體上確定各種功能電路的擺放位置,如IP模塊,RAM,I/O引腳等等。布局規(guī)劃能直接影響芯片最終的面積。
工具為Synopsys的Astro
3. CTS
Clock Tree Synthesis,時鐘樹綜合,簡單點說就是時鐘的布線。由于時鐘信號在數(shù)字芯片的全局指揮作用,它的分布應(yīng)該是對稱式的連到各個寄存器單元,從而使時鐘從同一個時鐘源到達(dá)各個寄存器時,時鐘延遲差異最小。這也是為什么時鐘信號需要單獨布線的原因。
CTS工具,Synopsys的Physical Compiler
4. 布線(Place & Route)
這里的布線就是普通信號布線了,包括各種標(biāo)準(zhǔn)單元(基本邏輯門電路)之間的走線。比如我們平常聽到的0.13um工藝,或者說90nm工藝,實際上就是這里金屬布線可以達(dá)到的最小寬度,從微觀上看就是MOS管的溝道長度。
工具Synopsys的Astro
5. 寄生參數(shù)提取
由于導(dǎo)線本身存在的電阻,相鄰導(dǎo)線之間的互感,耦合電容在芯片內(nèi)部會產(chǎn)生信號噪聲,串?dāng)_和反射。這些效應(yīng)會產(chǎn)生信號完整性問題,導(dǎo)致信號電壓波動和變化,如果嚴(yán)重就會導(dǎo)致信號失真錯誤。提取寄生參數(shù)進行再次的分析驗證,分析信號完整性問題是非常重要的。
工具Synopsys的Star-RCXT
6. 版圖物理驗證
對完成布線的物理版圖進行功能和時序上的驗證,驗證項目很多,如LVS(Layout Vs Schematic)驗證,簡單說,就是版圖與邏輯綜合后的門級電路圖的對比驗證;DRC(Design Rule Checking):設(shè)計規(guī)則檢查,檢查連線間距,連線寬度等是否滿足工藝要求, ERC(Electrical Rule Checking):電氣規(guī)則檢查,檢查短路和開路等電氣 規(guī)則違例;等等。
工具為Synopsys的Hercules
實際的后端流程還包括電路功耗分析,以及隨著制造工藝不斷進步產(chǎn)生的DFM(可制造性設(shè)計)問題,在此不說了。
物理版圖驗證完成也就是整個芯片設(shè)計階段完成,下面的就是芯片制造了。物理版圖以GDS II的文件格式交給芯片代工廠(稱為Foundry)在晶圓硅片上做出實際的電路,再進行封裝和測試,就得到了我們實際看見的芯片
芯片代工。全球半導(dǎo)體巨頭英特爾最近宣布將其制造資源重新集中在自己的產(chǎn)品上,這一舉措難免讓外界猜想英特爾可能會停止定制芯片代工業(yè)務(wù),并且芯片制造業(yè)的消息人士回應(yīng)稱,他們不會對英特爾退出代工市場感到意外。
英特爾多年來一直在競爭芯片代工市場,接受其他芯片設(shè)計公司的委托,利用自身的芯片工廠和制造工藝為客戶生產(chǎn)芯片。英特爾公司的芯片代工服務(wù)要求比競爭對手的價格更高,其實英特爾實際上并沒有大客戶或大訂單的記錄。
架構(gòu)是一個很top level的事情,負(fù)責(zé)設(shè)計芯片的整體結(jié)構(gòu)、組件、吞吐量、算力等等,但是具體的細(xì)節(jié)不涉及。
芯片設(shè)計就要考慮很細(xì)節(jié)的內(nèi)容,比如電路實現(xiàn)和布線等等。
近年來,UI設(shè)計行業(yè)迅速發(fā)展,不斷涌現(xiàn)出許多優(yōu)秀的設(shè)計師。然而,要在激烈的競爭中脫穎而出,面試是必不可少的一環(huán)。面試時,除了對自己的作品進行充分準(zhǔn)備外,掌握一些常見的UI設(shè)計面試題也是十分重要的。
用戶體驗(User Experience,UX)和用戶界面(User Interface,UI)是兩個相互關(guān)聯(lián)但又有所區(qū)別的概念。用戶體驗強調(diào)的是用戶在使用產(chǎn)品或服務(wù)的過程中所產(chǎn)生的感受和情感,包括易用性、舒適度等方面。而用戶界面則是指用戶與產(chǎn)品或服務(wù)進行交互的界面,包括界面布局、交互方式等。
在UI設(shè)計中,美觀度和功能性是兩個重要的方面,它們相輔相成,缺一不可。為了平衡美觀和功能性,我會首先了解用戶需求,明確設(shè)計目標(biāo)。然后,通過合理的布局、顏色搭配和視覺效果來營造美觀的界面。同時,確保功能的實現(xiàn)和易用性,不讓美觀犧牲用戶體驗。
設(shè)計一個用戶友好的界面需要考慮用戶的行為習(xí)慣、心理預(yù)期等因素。我會通過以下幾個方面來設(shè)計用戶友好的界面:
顏色在UI設(shè)計中扮演著極其重要的角色。一個好的顏色搭配可以提升用戶的情緒和體驗。我認(rèn)為,合適的顏色搭配應(yīng)該符合以下幾個原則:
我的設(shè)計流程主要分為以下幾個步驟:
以上就是一些常見的UI設(shè)計面試題及其回答,希望對準(zhǔn)備面試的設(shè)計師們有所幫助。在面試過程中,不僅要準(zhǔn)備這些問題的回答,還要通過學(xué)習(xí)和實踐不斷提升自己的設(shè)計能力和經(jīng)驗。只有不斷自我提高,才能在激烈的競爭中獲得更多的機會。
韋爾股份主要設(shè)計芯片,也在生產(chǎn)芯片。
芯片的設(shè)計和制造都很難,比較起來來,還是制造更難。設(shè)計芯片,需要除了盡可能好的計算機之外還需要最尖端的軟件工具。現(xiàn)在,這些工具都在美國人手里。而制造芯片,需要光刻機、光刻膠、晶圓等等,目前國產(chǎn)的光刻機落后阿斯麥爾很多,但如果,制造一般的芯片,國產(chǎn)的光刻機還是可以的。希望中芯國際能夠不負(fù)眾望,做出更多更好的芯片。
不簡單,兩者都是不同的,LED芯片以發(fā)光為目的,而驅(qū)動芯片是要錄入程序設(shè)計,并且是整個驅(qū)動的核心